Verilog (Digital-Engine)v_counter4
4-Bit-Zähler
Synchroner Binärzähler mit Enable, asynchronem Reset (high-aktiv) und Übertrag
Wichtige Daten
- Kategorie
- Logik (Verilog)
- Simulationsmodell
- Verilog (Digital-Engine)
- Referenzpräfix
- U
- Pins
- 10
- Land-Pattern
- SOIC-10_3.9mm_P1.27mm
Simulationsmodell
Der Verilog-Quelltext wird mit Yosys (WebAssembly) zu Gattern synthetisiert und ereignisgesteuert simuliert. Ausgänge treiben die Analogschaltung wie CMOS-Pins über einen Treiberwiderstand zur Versorgung; Eingänge schalten bei 30 % und 70 % der Versorgung.
- Versorgungspins
- VCC / GND
- Ausgangs-Treiberwiderstand
- 50 Ω
Verilog-Quelltext
module counter4(input CLK, RST, EN, output reg [3:0] Q, output CO);
always @(posedge CLK or posedge RST)
if (RST) Q <= 4'd0;
else if (EN) Q <= Q + 4'd1;
assign CO = EN & (Q == 4'hF);
endmodule
Pins 10
| Pin | Name | Verwendung |
|---|---|---|
| CLK | CLKEingang | Logikeingang: nie offen lassen (unbenutzte Eingänge an VCC oder GND) |
| RST | RSTEingang | Logikeingang: nie offen lassen (unbenutzte Eingänge an VCC oder GND) |
| EN | ENEingang | Logikeingang: nie offen lassen (unbenutzte Eingänge an VCC oder GND) |
| Q[0] | Q[0]Ausgang | Logikausgang: treibt den nächsten Eingang; Ausgänge nicht zusammenschalten |
| Q[1] | Q[1]Ausgang | Logikausgang: treibt den nächsten Eingang; Ausgänge nicht zusammenschalten |
| Q[2] | Q[2]Ausgang | Logikausgang: treibt den nächsten Eingang; Ausgänge nicht zusammenschalten |
| Q[3] | Q[3]Ausgang | Logikausgang: treibt den nächsten Eingang; Ausgänge nicht zusammenschalten |
| CO | COAusgang | Logikausgang: treibt den nächsten Eingang; Ausgänge nicht zusammenschalten |
| VCC | VCCVersorgung | Versorgungseingang: mit 100 nF nah am Pin abblocken |
| GND | GNDMasse | Masse |
Parameter 1
Gatterlaufzeit
tpdStandard1n s
Verzögerung je Gatter / Takt→Q
Leiterplatte
Generisches Land-Pattern
SOIC-10_3.9mm_P1.27mmkein bekanntes Land-Pattern, generisches SOIC-10_3.9mm_P1.27mm mit Pins in Symbol-Reihenfolge