Verilog (Digital-Engine)v_dff

D-Flipflop

Positiv flankengesteuert, asynchroner Reset (low-aktiv)

Schaltplansymbol

Wichtige Daten

Kategorie: Logik (Verilog)
Simulationsmodell: Verilog (Digital-Engine)
Referenzpräfix: U
Pins: 7
Land-Pattern: SOIC-8_3.9mm_P1.27mm

Simulationsmodell

Der Verilog-Quelltext wird mit Yosys (WebAssembly) zu Gattern synthetisiert und ereignisgesteuert simuliert. Ausgänge treiben die Analogschaltung wie CMOS-Pins über einen Treiberwiderstand zur Versorgung; Eingänge schalten bei 30 % und 70 % der Versorgung.

Versorgungspins: VCC / GND
Ausgangs-Treiberwiderstand: 50 Ω

Verilog-Quelltext

module dff(input D, CLK, nRST, output reg Q, output nQ);
  always @(posedge CLK or negedge nRST)
    if (!nRST) Q <= 1'b0;
    else Q <= D;
  assign nQ = ~Q;
endmodule

Pins 7

Pin	Name	Verwendung
D	DEingang	Logikeingang: nie offen lassen (unbenutzte Eingänge an VCC oder GND)
CLK	CLKEingang	Logikeingang: nie offen lassen (unbenutzte Eingänge an VCC oder GND)
nRST	nRSTEingang	Low-aktiver Steuereingang: Low = aktiv; unbenutzt auf High legen
Q	QAusgang	Logikausgang: treibt den nächsten Eingang; Ausgänge nicht zusammenschalten
nQ	nQAusgang	Logikausgang: treibt den nächsten Eingang; Ausgänge nicht zusammenschalten
VCC	VCCVersorgung	Versorgungseingang: mit 100 nF nah am Pin abblocken
GND	GNDMasse	Masse

Parameter 1

Gatterlaufzeittpd

Standard1n s

Verzögerung je Gatter / Takt→Q

Leiterplatte

Generisches Land-PatternSOIC-8_3.9mm_P1.27mm

kein bekanntes Land-Pattern, generisches SOIC-8_3.9mm_P1.27mm mit Pins in Symbol-Reihenfolge