74LS181 (4-Bit-ALU)

Wichtige Daten

Kategorie

Logik (Verilog)

Simulationsmodell

Verilog (Digital-Engine)

Hersteller-Teilenummer

74LS181

Referenzpräfix

U

Pins

24

Land-Pattern

SOIC-24W_7.5x15.4mm_P1.27mm

Simulationsmodell

Der Verilog-Quelltext wird mit Yosys (WebAssembly) zu Gattern synthetisiert und ereignisgesteuert simuliert. Ausgänge treiben die Analogschaltung wie CMOS-Pins über einen Treiberwiderstand zur Versorgung; Eingänge schalten bei 30 % und 70 % der Versorgung.

Versorgungspins

24 / 12

Top-Modul

v_ls181

Ausgangs-Treiberwiderstand

50 Ω

module v_ls181(input [3:0] A,B,S,input nCn,M,output [3:0] F,output AEQB,nP,nG,nCn4);
wire [3:0] P=A|(S[0]?B:4'b0000)|(S[1]?~B:4'b0000);
wire [3:0] G=(S[2]?(A&~B):4'b0000)|(S[3]?(A&B):4'b0000);
wire [4:0] sum={1'b0,P}+{1'b0,G}+{4'b0000,~nCn};
assign F=M?~(P^G):sum[3:0];
assign nCn4=~sum[4];
assign nG=~(G[3]|(P[3]&G[2])|(P[3]&P[2]&G[1])|(P[3]&P[2]&P[1]&G[0]));
assign nP=~(&P);
assign AEQB=(&F)?1'bz:1'b0;
endmodule

Pins 24

Parameter 1

Leiterplatte