PWM-Generator (4 Bit)

Wichtige Daten

Kategorie

Logik (Verilog)

Simulationsmodell

Verilog (Digital-Engine)

Referenzpräfix

U

Pins

9

Land-Pattern

SOIC-10_3.9mm_P1.27mm

Simulationsmodell

Der Verilog-Quelltext wird mit Yosys (WebAssembly) zu Gattern synthetisiert und ereignisgesteuert simuliert. Ausgänge treiben die Analogschaltung wie CMOS-Pins über einen Treiberwiderstand zur Versorgung; Eingänge schalten bei 30 % und 70 % der Versorgung.

Versorgungspins

VCC / GND

Ausgangs-Treiberwiderstand

50 Ω

module pwm4(input CLK, RST, input [3:0] DUTY, output PWM);
  reg [3:0] cnt;
  always @(posedge CLK or posedge RST)
    if (RST) cnt <= 4'd0;
    else cnt <= cnt + 4'd1;
  assign PWM = cnt < DUTY;
endmodule

Pins 9

Parameter 1

Leiterplatte